Granite River Labs, GRL
郄雅楠 Josie Qie
PCI Express、またはPCIe（Peripheral Component Interconnect Express）は、2003年の登場以来、サーバーやPCの主要なインターフェイスとなった高性能・高帯域幅のシリアル通信規格です。PCIeは、システムの処理能力、拡大性、柔軟性の向上を、より低い製造コストで実現します。図1では、PCIeの策定を担当するエレクトロニクス業界のコンソーシアムであるPCI-SIGが、長年にわたり伝送速度を継続的に改善することで、より高いデータスループット率を実現している様子を示しています。
図1：2003年から2021年までのPCIeデータ処理速度と規格の変遷
しかし、信号の伝送速度が上がると、伝送中に信号が失われるリスクが高まります。チャネルの品質や伝送速度などの要因により、受信機が信号を正確に捉える能力が歪む干渉が発生することがあります。ある閾値を超えると、信号の歪みによって高いエラーレートが発生し、最終的に通信性能に影響を与えることになります。この避けられない歪みを補うために、送信側と受信側の両方で信号補正が行われます。この補正プロセスはPCIe Link Equalizationと呼ばれ、入力されるPCIe信号を強化し、明確なシグナルアイダイアグラムを作成することを目的としています。
PCIeリンクトレーニングはどのように進化してきたか
PCIeの以前の相互作用（PCIe 1.0とPCIe 2.0）では、FR4 PCB材料で構築された物理媒体と低コストのコネクタが使用されていました。送信機で8b/10bエンコーディングと固定ディエンファシスイコライザーを採用すれば、低信号の情報能力の品質を確保するのに十分で、PCIeのイコライザーパラメーター交渉の必要性はありませんでした。そのため、初期のPCIeのイコライジングプロセスは、より分かりやすく、標準化されていました。
- PCIe 1.0： De-emphasi値は-3.5dBに固定。
- PCIe 2.0： De-emphasis値は-3.5dBと-6dBに固定され、ダイナミックアジャストメントなし。
しかし、PCIe 3.0以降、データ速度が8.0GT/s以上になると、従来のde-emphasis方式だけでは、伝送段階でのPCIeシグナルインテグリティの確保が事実上不可能となりました。そこで、送信側と受信側で等化係数を調整する戦略を採用し、再び最適な伝送性能を実現しました。
従来のFR4 PCB素材や低コストなコネクタを使用していた前世代との互換性を維持するため、PCI-SIGはPCIe 3.0以降の仕様に2つの重要な拡張を導入しました：
- 8b/10bエンコードを128b/130bエンコードに置き換え： エンコード方式を刷新し、エンコード効率を大幅に向上させることで、より高いデータレートを効率的に伝送することが可能になりました。
- ダイナミックイコライゼーション技術の採用： 静的等化に代わり、動的等化技術（LEQ：Link Equalization）を採用し、受信機で最適なアイダイアグラムが得られるよう、柔軟に等化設定を行うことができます。
PCIe 3.0、PCIe 4.0、 PCIe 5.0 link equalization
リンクトレーニングの後に実施されるlink equalizationは、PCIeデバイス間の安定した効率的な接続を確立するのに役立ちます。link equalizationは、トランスミッター（Tx）とレシーバー（Rx）の設定を調整することでリンクを最適化し、安定した高レートPCIeリンクを実現します。link equalizationは、PCIe 3.0以上をサポートするデバイスに適用されます。各世代で接続を最適化するために独自の設定が必要なため、各PCIeデバイス間のlink equalizationは、最適なリンクに到達するまでに複数回のトラブルシューティングを必要とする場合があります。
例えば、PCIe 5.0デバイス間のリンクでは、PCIe 1.0からPCIe 3.0、PCIe 3.0からPCIe 4.0、PCIe 4.0からPCIe 5.0の3つのリンクイコライズプロセスが必要となります。link equalizationはPCIe仕様で定義されたプリセット値を使用し、各プリセットはpre-shootとde-emphasisプリシュートとディエンファシスの値の異なる組み合わせを表しています。PCIe 3.0とPCIe 4.0では、11のプリセット値があり、preset0からpreset10と表示されます。
本システムは、Rx 端末に対して、対応するプリセットイコライザー設定に基づき、Tx 端末に Tx EQ プリセット設定要求を送信するよう要求します。一方、Tx端末は、Rx EQのイコライジング設定を返送し、さらなる調整を行います。このように調整することで、イコライジングプリセットの最適な組み合わせが達成され、Rxアイダイアグラムとリンク全体のパフォーマンスが改善されます。
link equalizationフェーズ0～3では、送信側（Tx）と受信側（Rx）の両方で最適な設定が決定されるまで、プリセット値がアップストリームとダウンストリームポート間で調整されます。その結果、リンクは1E-12以下の低ビットエラーレート（BER）で動作します。ネゴシエーションプロセスは電気的サブブロックと論理的サブブロックの両方で行われ、PCIeアーキテクチャ内でのlink equalizationの位置づけは図2に示すとおりです。
図2：PCIeにおけるlink Equalizationリンクイコライゼーションのアーキテクチャ
電気サブブロックでのPCIeリンク調整
Tx equalization
- Pre-emphasis： 高速PCIeシリアル通信信号では、特に信号の立ち上がりと立ち下がりのエッジにおいて、低周波成分に比べて高周波成分の減衰が大きくなるため、信号の歪みが発生します。Pre-emphasisは、このような高周波成分の減衰を補うために、信号の立ち上がりのエッジで信号の振幅を大きくし、高周波成分を効果的にブーストします。
- De-emphasis： 高周波成分は低周波成分よりも減衰が大きいため、トランジションエッジの外側で信号の振幅を小さくし、低周波成分の影響を緩和します。
- Feed-forward Equalizer (FFE)： FFEは通常、FIR（Finite Impulse Response）フィルタを用いて実装され、重みの異なる遅延信号を追加します。重みの値を調整することで、イコライジングの強さを制御することができます。FFEは、信号の高周波成分を強調し、チャネル損失を達成します。
Rx equalization
- Continuous-Time Linear Equalizer（CTLE）： CTLEは、パッシブハイパスフィルタに似ています。信号の低周波成分を抑制し、高周波成分と低周波成分の振幅差が小さくなります。欠点は、信号の低周波成分を減衰させ、伝送システムの高周波ノイズを増幅させるため、S/N比が悪化する可能性があることです。
- Decision Feedback Equalizer（DFE）： 線形等化器の次に位置する非線形等化器で、2つの横方向フィルタと判定器から構成されています。2つの横方向フィルタは、フィードフォワードフィルタ（FFF）とフィードバックフィルタ（FBF）です。DFEは、アイダイアグラムを開く必要がある場合に使用されます。CTLEとは異なり、DFEは高周波ノイズを増幅することはありません。しかし、カーソル後の干渉にしか対応できず、カーソル前の干渉を除去することはできません。また、設計が複雑になり、消費電力も大きくなります。
FFEとCTLEは、シンボル間干渉に起因するジッターの大部分を低減することができ、DFEは、シンボル間干渉とインピーダンス不整合に起因する一部の反射をさらに緩和することができます。これらのイコライゼーション技術を組み合わせることで、信号品質を向上させ、システム全体の性能を向上させることができます。
論理サブブロックでのPCIeリンク調整
図3に示すように、Link Training and Status State Machine（LTSSM）は、PCIe物理層における論理サブブロックの一部です。
図3：LTSSM内のサブステート間の遷移（出典：PCI-SIG）
LTSSMのRecoveryサブステートでダイナミックイコライゼーション調整が行われ、リンクのイコライゼーション設定を柔軟に調整することができるようになります。このプロセスにより、TX EQが最適化され、ローカルエンドとリモートエンドの両方でRX EQを同時に調整することが可能になります。ダイナミックバランシングにより、システムは変化するチャネル条件に柔軟に対応することができます。
電源投入後の初期イコライゼーションの基本プロセスは、Detect - Polling - Configuration - L0 - Recovery という順序で、2.5GT/s の速度で動作します。ポーリング状態では、アップストリームポート（USP）とダウンストリームポート（DSP）の両方が、8GT/s以上の速度への対応を宣言します。その結果、USP（またはDSP）が速度変更要求を開始し、次いでDSP（またはUSP）が均等化要求を開始します。速度変更とイコライジングの処理は、リカバリーステート中に開始されます。
PCIe Dynamic Link Equalization
リンクトレーニングプロセスでは、LTSSM内のRecovery.Equalizationサブステートにおいて、送信機（Tx）と受信機（Rx）のパラメータのダイナミック調整が行われます。この等化係数のネゴシエーションは、4つのフェーズで行われます： フェーズ0～3（DSP：フェーズ1～フェーズ3、USP：フェーズ0～フェーズ3）、およびオプションのフェーズ2、フェーズ3です。Recoveryサブステート間の遷移を図4に示しています。
図4：Recoveryサブステート間の遷移（出典：PCI-SIG）
フェーズ 0
link equalizationの第一段階です。DSPは、各レーンの必要な送信エンドポイントプリセット値をUSPに送信し、トレーニングシーケンス2（TS2）を通じて伝達されます。DSPからの要求を受信すると、USPはリンクのデータ伝送速度をGen3（8GT/s）に上げ、受信したプリセット値を含むトレーニングシーケンス1（TS1）を送り返します。Gen3接続が確立されると、link equalizationはフェーズ1に入ります。
フェーズ 1
DSPが正しいプリセット値を受信できるように、リンク品質に関係なく同じTS1を繰り返します。これは、TS1 の交換とそれに続くリンクの微調整のために、リンクの状態を整えるために行われます。リンクがビットエラーレート（BER）≤10e-4を達成すると、link equalizationはフェーズ2に入ります。
フェーズ 2
DSPは、リンクのBERが≤1E-12の要件を満たす最適な設定が得られるまで、TS1を通じてイコライゼーション要求を送信してUSPのプリセット値を調整します。
フェーズ 3
USPは、最適設定リンクのBER≤1E-12を満たすまで、TS1を通じて等化要求を送信することにより、DSPのプリセット値を調整します。フェーズ3の終了により、リンクのイコライジングプロセスも終了します。
しかし、長いチャネルリンクを持つ特定のマザーボード設計では、最適な信号品質のために追加の信号コンディショニングが必要になる場合があります。そのような場合、リピーター（ReDrivers、ReTimersなど）を使用して信号調整を行い、PCIeデバイスとルートコンプレックス（CPU、ストレージデバイス、PCIeデバイス間の重要な接続）間で高品質の信号を提供することができます。リンクはGen3レートでL0状態になり、そのレートで安定した通信を維持します。より高い通信速度では、PCIeデバイスはlink equalizationのプロセスを複数回行う必要があります。
8GT/秒においての、DSPとUSPの間のイコライジング処理を図5で示します。
図5 8GT/秒のDynamic Link Equalization Process処理（出典：PCI-SIG）
16GT/秒における、DSPとUSPの間のイコライゼーション処理を図6に示します。
図6 16GT/秒のDynamic Link Equalization Process処理（出典：PCI-SIG）
複数のイコライゼーションモード
PCIeのイコライゼーションにおける従来のアプローチは、フルイコライゼーションモードで、イコライゼーションは低いレートから始まり、ターゲットレートに到達するまで徐々に増加します。しかし、PCIeの伝送レートが2倍になると、イコライジングのステップ数が増え、処理時間が長くなり、システム性能に影響を及ぼします。これに対処するため、Gen5からPCIeは中間レートにまたがるイコライゼーションを導入し、イコライゼーション時間を短縮しました。さらに、ネイティブの伝送品質が優れているリンクでは、イコライゼーションを完全に無効にすることができます。
イコライゼーションバイパスから最高レート
「イコライゼーションバイパスから最高レート」モードは、両機器がこの機能をサポートし、有効にしている場合にのみ適用可能です。リンクトレーニング中、各機器はTSシーケンスの交換により、LTSSMのコンフィギュレーションステートでこのモードを使用するかどうかを調整します。リンクトレーニングでこのモードが選択された場合、1回の速度変更が発生します。リンクが2.5GT/sのL0状態から直接Recoveryに入った後、最高レート（32GT/s以上）に切り替わり、1ラウンドの等化を受けます。最高速度でのイコライゼーションに失敗し、その後のイコライゼーションにも失敗した場合は、ダウングレードを考慮する必要があります。
イコライゼーション不要
「イコライゼーション不要」は、両方のデバイスが32GT/s以上の速度をサポートし、リンク品質が優れている場合、または以前のイコライジングプリセット値がローカルで利用できる場合に選択できます。これにより、イコライゼーションなしで最速の速度を達成することができます。代わりに、デバイスは、TSシーケンスを交換することによって、LTSSMのConfiguration状態で「イコライゼーション不要」モードを使用するかどうかを調整します。
イコライジング結果の判定
PCIe 3.0 以上の伝送速度の場合、イコライゼーションの成否は伝送エラーレートに基づいて判断されます。各レーンのイコライザ係数を個別に調整することで、リンクのすべての有効レーンの伝送エラーレートがBER≤1E-12の基準を満たすようにします。この基準が特定の応答時間内に満たされた場合、その速度でのイコライゼーションは成功したとみなされます。最大応答時間は、Base仕様では500ms、CEM仕様では1μsと定義されています²。手続き上、LTSSM.Equalizationがフェーズ0からフェーズ3への移行を完了し、次の状態に進むと、イコライゼーションは成功したとみなされます。
PCIeのリンクトレーニングと信号の均等化の概要
PCIeは、広く使われている高速シリアルコンピュータ拡張バス規格です。リンクトレーニング中、PCIeデバイスはルートコンプレックスと他のデバイスの間の接続を確立します。初期状態では、PCIeデバイスはGen1（2.5GT/s）の伝送速度で動作します。しかし、接続されたすべてのデバイスがGen3（8GT/s）以上をサポートする場合、より高速なPCIeリンクを確立するためにリンク均等化プロセスが開始されます。このプロセスでは、BER≤1E-12という低い伝送エラーレートを維持しながら、サポートされている最高速度で安定したデータ伝送を行うために、4段階の調整が行われます。
GRLでPCIe製品をテストする
GRLは、PCIeテクノロジーとエコシステム全体における企業のサポートにおいて豊富な経験を有しています。私たちのチームは、その深い業界知識により、PCIeコンプライアンステストのエキスパートとして信頼されています。PCIe 6.0、5.0、4.0、および以前のベース（ASIC）およびCEM（システム）仕様の包括的なテストを提供しています。GRLをテストパートナーとして、正確な結果を提供し、テストプロセスを合理化し、PCIeデバイスを自信を持って市場に投入するためのサポートを提供することができます。
参考文献
- PCI Express Base Specification Revision 4.0 Version 0.7
- PCI Express Architecture PHY Test Specification, Revision 4.0, Version 1.0
- PCI Express Architecture PHY Test Specification, Revision 3.0
- PCI Express Architecture PHY Test Specification, Revision 5.0, Version 1.0
作者
GRL上海 テストエンジニア 郄雅楠 Josie Qie
ノッティンガム大学にて電子通信・コンピュータ工学の修士号を取得。 USB、SATA、PCIeなど関連する高速バステストの経験を持ち、テストに関する問題の解決や認証取得のためサポートを提供します。
