当社では半導体エンジニアリングサンプルの特性評価において、半導体製造プロセス、電源電圧、温度（PVT) による特性変動を評価解析するICストレス（特性評価）試験サービスを提供しております。
特性評価にはアナログ・SERDES設計を含む高度な専門知識、試験方法の立案・測定の自動化、また高額な測定機器が必要となり、限られた開発期間の中での必要なリソースの確保、および測定環境の構築は非常に困難です。
そうした困難を解消するために、多くのお客様に当社のサービスをご利用いただいており、小規模なICおよびIPのデザイン事務所から、世界最大手の半導体およびセットメーカーまで、私たちのお客様は多岐に渡ります。
当社は最先端の評価解析設備を擁する業界の中核的機関として、シリコンバレー、台湾、中国、インドの拠点ラボにてICストレス（特性評価）試験とチューニングサービスを提供。
112 Gbps PAM-4(Copper and Optical)から、サブギガヘルツのカスタムメモリインターフェイス、特殊なアナログおよびミックスドシグナルIC（AFE、ADC、DAC、センサーなど）まで、先行のシリコンに対して総合的な特性評価を行っております。
GRLの高度なIC評価技術
当社のチームは、IC検証・PHYデザイン・評価装置において 豊富な経験をもつエンジニアで構成されています。
そのため、私たちの本拠地であるシリコンバレーにおいて、IC特性評価・ストレステスト・PHYのチューニングサービスを必要とするIC企業のために、テストプラニングの作成およびその試験の実施を長年提供してきました。
お客様の製品と予算に合わせて、当社では下記のようなサービスをご提供しています。
- Develop a custom test plan
- カスタム評価プランの作成
- 技術専門家によるプロジェクトの実行
- カスタム評価手法の開発
- カスタム試験の自動化
- IPのアセスメント
- 特性評価のボードデザインおよび、レイアウトのコンサルティング
- SIシミュレーションと特性評価ボードの測定実施
- 評価アクセサリーの開発および製造（テストフィクスチャーなど）
- ファーストシリコンのバグ解析とPHYチューニング実施
- 複数のPVTコーナー上でのハイボリュームのベンチ特性試験
- GRLのテストオートメーションフレームワークを使用してのお客様のラボでのターンキー特性評価試験装置の供給
オンデマンドでの技術専門家および高性能試験装置へのアクセスを提供することで、半導体企業の開発における効率的なコスト管理をお手伝いいたします。
当社をご利用いただくことで、高額な固定費や測定機器の減価償却、メンテナンス費用などのコストを削減できるだけでなく、また当社の専門的な技術ノウハウ、評価環境を活用いただけます。
なぜICストレステストが必要なのか？
昨今、半導体企業は高速インターフェイスの検証において、大きな困難に直面しています。インターフェイスが高速化し、より複雑なパワーマネジメント機能が組み込まれるようになってきただけでなく、半導体企業は、めまぐるしく変化する高速インターフェイスのトレンドをタイムリーにサポートし、途絶えることのない評価レポートの要求に応えていかなくてはなりません。半導体プロセスの微細化に伴い、プロセス変動、電源電圧、温度による特性変動も顕著になってきております。今日の高速インターフェイスにおいては、これら特性変動が不具合を誘発する大きな原因になるため、無視できない評価要素になってきています。
できる限り短期間で製品を単に試験にパスさせればよいというロゴ認証試験とは異なり、半導体企業はあらゆる使用環境を想定して、高速インターフェイスのパフォーマンス評価や特性解析に極めて膨大な時間を費やします。これら評価環境は、極端な温度、電源電圧、半導体プロセスのばらつきサンプルなども含まれます。さらに、ボードの不適切な設計によってもたらされるシグナルインテグリティの問題、ノイズや信号間干渉、およびSERDES回路とICパッケージの問題などの一連の不具合により、波形品質の低下が引き起こされます。
半導体企業は自社のICとリファレンスデザインを扱うだけでなく、低い動作マージンでかろうじて仕様準拠試験をパスした（もしくはパスしていないものも含まれる）他のICおよびシステムとの相互接続保証にも取り組まなくてはなりません。たとえ根本原因が顧客のシステムデザインに由来するものであっても、「製品を動作させる」責任の所在はICベンダーにあると理解されることも多くあります。
そのため、半導体企業は「どこまで動作するのか」を思考の前提として作業を進め、デザインに起因する問題の解決と動作マージンを最大限に確保するために、何週間何ヶ月もの時間を費やすのです。適切なインターフェイスデザインの調整なしでは、IC（特に微細化プロセスでは）は、プロセス・電源電圧・温度の組み合わせ条件において、少なくとも30%の条件下で仕様準拠試験にパスすることができないことがしばしば起こります。
半導体企業は、インターフェイスデザインの一部として外部の回路IPに大きく依存しているために、問題発生時の解析が困難です。より複雑なパワーマネジメント機能を持ち合わせ、インターフェイスの動作速度もより高速になるに従って、内部および外部の回路IPを多く活用したSERDESやPHYトランシーバーの専門性は高まる一途です。他社のIPを検証したり、バグ解析を行うことは、特にIPが完全にテストされていなかったり正しく実施されていない場合、膨大な開発遅延を生じます。高額な半導体製造費用に加え、遅延なく製品を市場に出すために、IP問題によるリスピンを避けることは大変重要です。