Wir bieten die weltweit robustesten und umfassendsten unabhängigen IC-Charakterisierungstests und Tuning-Services, die sich auf die Charakterisierung von Halbleiterentwürfe auf F&E-Laborebene über Prozess, Spannung und Temperatur (PVT) konzentrieren. Unsere Kunden reichen von kleinen IC- und IP-Designhäusern bis hin zu einigen der größten und leistungsfähigsten Halbleiter- und Systemhäusern der Welt. Sie kommen zu uns, weil diese herausfordernde, ressourcenintensive Tätigkeit teure Ausrüstung und fundiertes, spezialisiertes Fachwissen erfordert, das nach wie vor Mangelware ist, einschließlich Analog-/SERDES-Design, Testmethodik und -instrumentierung sowie Testautomatisierung.
Wir bieten umfassende Charakterisierungsdienste für Halbleiterentwürfe an, die von 112 Gb/s PAM-4 (Kupfer UND optisch) über kundenspezifische Speicherschnittstellen im Sub-Gigahertz-Bereich bis hin zu spezialisierten Analog- und Mixed-Signal-ICs (AFE, ADC, DAC, Sensoren usw.) reichen.
Wir fungieren als das Kompetenzzentrum der Branche, und kein anderes unabhängiges Labor kommt auch nur annähernd an die Fähigkeiten von GRL in diesem Bereich heran.
Wir bieten IC-Charakterisierungstests und Tuning-Services von unseren Labors im Silicon Valley, Taiwan, Japan, China und Indien aus an.
GRLs Exzellenzzentrum für IC-Charakterisierung
GRL baute sein Geschäft ursprünglich im Silicon Valley auf, wo es Testpläne für IC-Unternehmen entwickelte und ausführte, die Charakterisierungs-, Belastungstest- und PHY-Tuning-Services benötigten. Die Ingenieure von GRL haben fundiertes Fachwissen in der IC-Validierung, PHY-Design und Testgeräten.
Abhängig von den Testzielen und dem individuellen Budget des Kunden bietet GRL folgende Leistungen an:
- Erstellen eines benutzerdefinierten Testplans
- Zuweisung von Fachexperten zum Projekt
- Entwicklung benutzerdefinierter Testmethoden
- Entwicklung benutzerdefinierter Testautomatisierung
- „Audit“ des Halbleiters des IP-Anbieters
- Beratung zum Design und Layout von Charakterisierungskarten
- Durchführung von SI-Simulationen und -Messungen auf Charakterisierungskarten
- Beschaffung oder Entwicklung von kundenspezifischem Testzubehör
- Debugging und PHY-Tuning auf dem ersten Silizium
- Durchführung von höhervolumigen Laborcharakterisierungen über mehrere PVT-Ecken
- Bereitstellung eines schlüsselfertigen Charakterisierungstest-Setups im Kundelabor unter Verwendung des Testautomatisierungs-Frameworks von GRL
GRL hilft Halbleiterunternehmen, die zunehmend unerschwinglichen Testkosten besser zu kontrollieren und zu reduzieren, indem es auf Abruf Zugang zu spezialisierten technischen Experten bietet, die Hochleistungs-Testgeräte verwenden. Zahlen Sie nur für das, was Sie nutzen, und vermeiden Sie hohe Fixkosten mit hohen Kosten für Wartung und Kosten für das Veralten von Geräten.
Warum IC- Belastungstests?
Heutzutage stehen Halbleiterunternehmen vor enormen Herausforderungen bei der Validierung ihrer Hochgeschwindigkeitsschnittstellen. Die Schnittstellen werden nicht nur schneller und beinhalten kompliziertere Power-Management-Funktionen, sondern Halbleiterunternehmen müssen auch jedes Jahr eine steigende Anzahl neuer Schnittstellen und einen konstanten Strom von Kundenanforderungen für Charakterisierungsberichte unterstützen. Da die Prozessknoten schrumpfen, sehen sich Ingenieure mit einer erhöhten Empfindlichkeit gegenüber Prozess-, Spannungs- und Temperatureffekten konfrontiert. Diese Effekte müssen im Umfeld der Hochgeschwindigkeitskommunikation sorgfältig berücksichtigt werden, wo die Timing-Budgets bereits sehr knapp sind und empfindlich auf diese Effekte reagieren.
Im Gegensatz zu Konformitätszertifizierungstests, bei denen die objektiven Tests in möglichst kurzer Zeit „einfach bestanden“ werden sollen, müssen Halbleiterunternehmen enorm viel Zeit investieren, um die Leistung ihrer Hochgeschwindigkeitsschnittstellen in einer Vielzahl von nicht idealen Umgebungen richtig zu charakterisieren und zu verstehen. Diese Umgebungen können extreme Temperaturen, Versorgungsspannungen, schnelle und langsame Prozessecken umfassen. Darüber hinaus führen Probleme mit der Signalintegrität, die durch Platinendesignfehler, Rauschen oder Interferenzen der Uhr oder anderen Komponenten und IC-SERDES verursacht werden, sowie Verpackungsprobleme zu Wellenformbeeinträchtigungen, die durch übermäßigen Jitter und Intersymbol-Interferenzeffekte (ISI) verursacht werden.
Halbleiterunternehmen müssen sich nicht nur mit ihren eigenen ICs und Referenzdesigns auseinandersetzen; sie müssen auch die Interoperabilität mit anderen ICs und Systemen berücksichtigen, die möglicherweise schlechte Betriebsmargen haben und die Konformitäts-Spezifikationen kaum erfüllen (oder sogar nicht bestehen). IC-Anbieter stellen oft fest, dass, selbst wenn die eigentliche Ursache eher im Systemdesign ihres Kunden liegt, der IC-Anbieter dafür verantwortlich gemacht wird, „es einfach zum Laufen zu bringen“.
Halbleiterunternehmen müssen daher mit einer Denkweise von „Test to Fail (Testen zum Nichtbestehen)“ arbeiten und viele Wochen und Monate damit verbringen, Probleme mit ihrem Design zu finden und zu lösen und Leistungsmargen zu maximieren. Ohne die richtige Abstimmung ihrer Schnittstellendesigns werden ICs (insbesondere an unteren Prozessknoten) oft nicht einmal die Konformitätsspezifikationen für mindestens 30 % aller Ecken von Prozessen, Spannungen und Temperaturschwankungen erfüllen.
Angesichts der starken Abhängigkeit von externem IP als Teil des Schnittstellendesigns stehen Halbleiterunternehmen vor weiteren Herausforderungen und zusätzlicher Komplexität. Da diese Schnittstellen mit komplizierteren Power-Management-Funktionen schneller werden, sind SERDES- und PHY-Transceiver-Designs sehr spezialisiert geworden, wobei viele Halbleiterunternehmen PHY-IP aus internen oder externen Quellen verwenden. Das Validieren der IP von anderen und das Debuggen von Problemen, wenn sie auftreten, können zu erheblichen Verzögerungen führen, insbesondere wenn die IP nicht vollständig getestet oder korrekt implementiert wurde. Angesichts der hohen Kosten von IC-Masken und der kurzen Zeitfenster für die Produkteinführung ist es entscheidend, Re-Spins aufgrund von IP-Problemen zu vermeiden.