IC 특성화 및 PHY 튜닝

GRL은 공정, 전압 및 온도(PVT) 전반에 걸쳐 초기 실리콘의 R&D 벤치 수준 특성화에 중점을 둔 세계에서 가장 강력하고 포괄적인 독립 IC 특성화 테스트 및 튜닝 서비스를 제공합니다. GRL의 고객은 소규모 IC 및 IP 설계 하우스에서 세계에서 가장 크고 가장 유능한 반도체 및 시스템 회사에 이르기까지 다양합니다. 이러한 도전적이고 자원 집약적인 활동에는 아날로그/SERDES 설계, 테스트 방법론 및 계측, 테스트 자동화를 포함하여 공급이 부족한 고가의 장비와 심층적이고 전문적인 전문 지식이 필요하기 때문에 우리를 찾습니다.

GRL은 112Gb/s PAM-4(구리 및 광)부터 기가헤르츠 이하 맞춤형 메모리 인터페이스, 특수 아날로그 및 혼합 신호 IC(AFE, ADC, DAC, 센서 등)에 이르는 초기 실리콘에 대한 포괄적인 특성화 서비스를 제공합니다.

우리는 업계의 Center of Excellence 역할을 하고 있으며 이 분야에서 GRL의 역량에 필적하는 다른 독립 연구소는 없습니다.

우리는 실리콘 밸리, 대만, 일본, 중국 및 인도에 있는 연구소에서 IC 특성화 테스트 및 튜닝 서비스를 제공합니다.

 

최상의 GRL IC 특성화 센터

GRL은 원래 특성화, 스트레스 테스트 및 PHY 튜닝 서비스가 필요한 IC 회사를 위한 테스트 계획을 개발 및 실행하는 실리콘 밸리에서 사업을 시작했습니다. GRL의 엔지니어는 심층 IC 검증, PHY 설계 및 테스트 장비 전문 출신입니다.

고객의 테스트 목표와 예산에 따라 다음처럼 진행합니다:

  • 맞춤형 테스트 계획 개발
  • 프로젝트에 기술 전문가 투입
  • 맞춤형 테스트 방법론 개발
  • 맞춤형 테스트 자동화 개발
  • IP 공급업체 실리콘 회계감사
  • 특성화 보드 설계 및 레이아웃에 대한 컨설팅
  • 특성화 보드에서 SI 시뮬레이션 및 측정 수행
  • 맞춤형 테스트 액세서리 조달 또는 개발
  • 첫 번째 실리콘에서 디버깅 및 PHY 튜닝 수행
  • 여러 PVT 코너에서 더 높은 볼륨의 벤치 특성화 수행
  • GRL의 테스트 자동화 프레임워크를 사용하여 고객 실험실에서 턴키 특성화 테스트 설정 제공

 

GRL은 고성능 테스트 장비를 사용하는 전문 기술 전문가에게 주문형 액세스를 제공함으로써 반도체 회사가 점점 더 감당하기 힘든 테스트 비용을 더 잘 관리하고 줄일 수 있도록 돕습니다. 사용한 만큼만 비용을 지불하고 높은 유지 관리 및 장비 노후화 에 따른 높은 고정 비용이 발생하지 않도록 하겠습니다.

 

왜 IC 스트레스 테스트인가?

오늘날 반도체 회사는 고속 인터페이스를 검증하는데 엄청난 어려움을 겪고 있습니다. 인터페이스가 더욱 빨라지고 더 복잡한 전력 관리 기능을 통합하고 있을 뿐만 아니라 반도체 회사들은 매년 증가하는 새로운 인터페이스와 특성 보고서에 대한 끊임없는 고객 요구를 지원해야 합니다. 프로세스 노드가 축소됨에 따라 엔지니어는 프로세스, 전압 및 온도 효과에 대한 민감도 증가를 경험하게 됩니다. 타이밍 예산은 이미 매우 빠듯하고 민감한 고속 통신 환경에서 이러한 효과들을 주의 깊게 이해해야 합니다.

목표 테스트가 최단 시간 내에 "그냥 통과"하는 적합성 인증 테스트와 달리 반도체 기업는 다양한 비이상적 환경에서 고속 인터페이스의 성능을 제대로 특성화하고 이해하기 위해 막대한 시간을 투자해야 합니다. 이러한 환경에는 극한의 온도, 공급 전압, 빠르고 느린 프로세스 코너가 포함될 수 있습니다. 또한 보드 설계 실수, 클록 또는 기타 구성 요소의 노이즈 또는 간섭, IC SERDES, 패키징 문제로 인해 발생하는 신호 무결성 문제는 과도한 지터 및 ISI(심볼 간 간섭) 효과로 인한 파형 손상을 초래합니다.

반도체 회사는 자체 IC 및 레퍼런스 설계를 처리해야 할 뿐만 아니라 운영 마진이 떨어지고 적합성 사양을 거의 충족(또는 실패)하지 못하는 다른 IC 및 시스템과의 상호 운용성을 해결해야 합니다. IC 공급업체는 근본 원인이 고객의 시스템 설계에 더 많이 기인한다고 해도 IC 공급업체가 "작동시키는 것"에 대한 책임이 있다는 것을 알게 됩니다.

따라서 반도체 회사는 "실패에 대한 테스트"라는 사고 방식으로 운영해야 하며 설계 상의 문제를 찾아내고 해결하며 성능 마진을 극대화하는 데 몇 주와 몇 개월을 투자해야 합니다. 인터페이스 설계를 적절히 조정하지 않으면 IC(특히 하위 프로세스 노드)는 모든 프로세스, 전압, 온도 변화 코너의 최소 30%에 대한 규정 준수 사양을 충족하지 못하는 경우가 많습니다.

반도체 회사는 인터페이스 설계의 일부로 외부 IP에 대한 의존도가 높기 때문에 추가적인 문제와 복잡성에 직면해 있습니다. 전력 관리 기능이 복잡해지고 인터페이스가 더 빨라짐에 따라 SERDES 및 PHY 트랜시버 설계는 매우 전문화되어 많은 반도체 회사들이 내부 또는 외부 소스의 PHY IP를 사용하고 있습니다. 특히 IP가 완전히 테스트되지 않았거나 올바르게 구현되지 않은 경우 다른 사람의 IP를 검증하고 문제가 발생할 때 디버깅하는 것은 상당한 지연이 따를 수 있습니다. IC 마스크의 높은 비용과 짧은 출시 기간을 고려할 때 IP 문제로 인한 재스핀을 피하는 것이 중요합니다.